Examensarbetsuppgiften har gått ut på att genomföra en prestandajämförelse mellan en hård och en mjuk processorkärna integrerad i en FPGA, i detta fall, en Virtex4 FX12 från Xilinx.System med de olika kärnorna har tagits fram, där antalet klockcykler för att genomföra olika beräkningar har mäts. Bland annat har algoritmen Fast Fourier Transform och dess invers beräknats för en vektor.De kärnor som har provats är den mjuka MicroBlaze framtagen av Xilinx samt den hårda PowerPC 405. Prestandan för systemet med mjuk kärna var 65 % av det med hård kärnaFörutom prestandamätningarna har en vidare teoretisk jämförelse mellan kärnorna genomförts. Utifrån den har slutsatsen dragits att när man behöver små volymer av FPGA-kretsar eller flera olika beräkningar skall göras är FPGAer med hård kärna att föredra. Om det är större volymer eller bara ett fåtal typer av beräkningar som skall utföras är en mjuk kärna mest fördelaktig, främst av ekonomiska skäl.

This report deals with the modeling of a part of the communication system based on the IEEE 802.11a standard which represents the next generation of wireless LAN with greater scalability, better interference immunity and significantly higher speed, up to 54 Mbps. 802.11a uses Orthogonal Frequency Division Multiplexing (OFDM) where modulation is performed by an IFFT and the demodulation by an FFT. After modeling the FFT in Matlab and C, the FFT implementation has been validated using a soft microprocessor core by Xilinx (MicroBlaze) and the results were compared..

In this master thesis, the possibilities of customizing a low-cost microprocessor with the purpose of replacing an existing microprocessor solution are investigated. A brief survey of suitable processors is carried out wherein a replacement is chosen. The replacement processor is then analyzed and extended with accelerators in order to match set requirements.The result is a port of the processor Lattice Mico32 for the FPGA curcuit Xilinx Virtex-5 which replaces an earlier solution using Xilinx MicroBlaze. To reach the set requirements, accelerators for floating point arithmetics and FIR filtering have been developed. The toolchain for the processor has been modified to support the addition of accelerated floating point arithmetics.A final evaluation of the presented solution shows that it fulfills the set requirements and constitutes a functional replacement for the previous solution..